FPGA工程师简历示例

6 年 FPGA经验，主导过多个 AI加速和通信项目，精通 Verilog和高速接口。

郭雅婷

手机 138****3456
邮箱 guoyt@example.com
工作年限 6年
出生日期 1996-05-20
性别 女

求职意向

期望职位： FPGA开发工程师
期望薪资： 32K-48K
所在城市： 成都

自我评价

6 年 FPGA经验，其中 2 年逻辑负责人经历。精通 Xilinx和 Intel FPGA，有 AI加速和图像处理经验。擅长 Verilog/VHDL、时序约束和高速 SerDes。具备扎实的数字电路基础，对低功耗和高性能设计有深入理解。

工作经历

某科技公司 高级 FPGA工程师/逻辑负责人
2021.06-至今
部门：硬件研发部

负责 AI加速卡 FPGA开发。 • 主导 CNN加速器，算力达 5TOPS，功耗仅 10W • 实现 PCIe Gen3x8接口，带宽 64Gbps，零丢包 • 优化 DDR4控制器，利用率>90%,延迟<100ns • 带领 6 人团队完成产品化，销售 1 万 + 套

某通信公司 FPGA工程师
2018.07-2021.05
部门：研发部

负责通信协议 FPGA实现。 • 完成 CPRI光模块，速率 10Gbps，误码率<10^-12 • 实现 1588v2时间同步，精度达纳秒级 • 参与系统联调，定位复杂问题 50+ 个 • 编写测试脚本，自动化覆盖率 85%

项目经验

AI加速卡 逻辑负责人
2022.08-2023.09

边缘计算需要低功耗高算力

职责
负责架构设计、RTL实现、综合上板
成果
边缘 AI盒子量产，服务 100+ 客户
视频处理器 FPGA骨干
2021.10-2022.06

4K视频需要实时处理和低延迟

职责
负责 SDI接口、缩放、色彩空间转换
成果
视频处理系统广电播出，零事故
SDR平台 FPGA工程师
2020.06-2021.03

军用通信需要多模多频支持

职责
负责 DDC/DUC、滤波、AGC
成果
软件定义无线电平台成功商用

教育背景

电子科技大学 电子信息工程 · 本科
2014.09-2018.06

主修课程：数字信号处理、FPGA设计、通信原理。GPA 3.6/4.0，获全国大学生电子设计竞赛一等奖。

技能

  • Verilog
  • Vivado
  • Quartus
  • PCIe
  • DDR4
  • SerDes
  • 时序分析
  • ModelSim

模板亮点

  • ATS 友好格式，轻松通过初筛
  • 专业视觉设计，第一眼出众
  • 内容完全可自定义，AI 辅助写作
  • 一键导出 PDF，随时投递
  • 生成分享链接，方便线上投递

模板信息

适用地区中国大陆
简历分类internet
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