FPGA开发工程师简历示例

6 年 FPGA开发经验，主导过通信和图像处理领域多个重大项目，擅长高速接口设计和时序收敛。

赖志鹏

手机 139****6789

邮箱 laizp@example.com

工作年限 6年

出生日期 1996-02-15

性别男

求职意向

期望职位： FPGA开发工程师

期望薪资： 30K-45K

所在城市：上海

自我评价

6 年 FPGA开发经验，其中 2 年技术负责人经历。精通 Verilog/SystemVerilog，有通信、图像处理等多个领域项目经验。擅长高速接口设计 (PCIe/DDR)、DSP算法加速和时序收敛。具备扎实的数电模电基础，对性能和功耗平衡有深入理解。

工作经历

中兴通讯股份有限公司高级 FPGA工程师/技术负责人

2021.04-至今

部门：硬件研发部

负责 5G基站芯片开发和系统验证。 • 主导 5G基带处理模块设计，基于 UltraScale+实现 PBCH/PDCCH处理，吞吐量达 10Gbps • 设计 DDR4内存控制器，通过多通道交织，带宽利用率提升至 95%+ • 优化 PCIe Gen3数据通路，实现 8GT/s稳定传输，误码率低于 10^-12 • 带领 5 人 FPGA团队完成年度目标，培养 2 名中级工程师，团队绩效 S

海康威视数字技术股份有限公司 FPGA开发工程师

2018.07-2021.03

部门：研发中心

负责视频处理卡和智能分析设备开发。 • 完成 4 路 4K视频拼接模块，基于 SDI接口，延迟控制在 1 帧以内 • 实现深度学习加速器，通过定点化和流水线优化，推理速度提升 8 倍 • 设计图像增强算法，基于 FPGA并行处理，实时性优于 GPU方案 • 编写 FPGa开发规范和 IP 核复用文档，在部门内推广最佳实践

项目经验

5G 基站基带处理 FPGA负责人

2022.08-2023.07

5G AAU基带处理单元，需要满足高吞吐和低延迟要求

职责
负责架构设计、模块划分、时序收敛和系统联调

成果
5G基站规模商用，发货 10 万 + 套，获中国通信学会科技进步奖

AI视频分析设备核心开发

2021.09-2022.05

智能视频分析盒子，支持人脸识别和行为分析

职责
负责 CNN 加速引擎设计、存储优化和接口对接

成果
产品成功打入安防市场，年销售额破亿

4K视频拼接墙 FPGA开发

2020.06-2021.02

超高清视频拼接墙，支持 16 路 4K同步输出

职责
负责视频同步、色彩校正和 EDID管理

成果
技术指标行业领先，获公司技术创新一等奖

教育背景

复旦大学微电子科学与工程 · 硕士

2015.09-2018.06

研究方向：集成电路设计、嵌入式系统。GPA 3.6/4.0，发表 EI 论文 2 篇，获研究生学业奖学金。

技能

Verilog/SystemVerilog
Xilinx FPGA
Intel FPGA
PCIe协议
DDR3/DDR4
时序约束
Matlab/Simulink
Python/Tcl

模板亮点

ATS 友好格式，轻松通过初筛
专业视觉设计，第一眼出众
内容完全可自定义，AI 辅助写作
一键导出 PDF，随时投递
生成分享链接，方便线上投递

模板信息

适用地区中国大陆

简历分类internet

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